Dans le cadre d’interactions entre les Thèmes C et D du GDR-ISIS, une journée intitulée "Avancés dans le domaine des codes correcteurs d’erreurs : des codes aux architectures de décodage" aura lieu le jeudi 14 Janvier 2010.

L'objectif de cette journée est de faire le point sur les avancées dans le domaine des codes correcteurs d’erreurs. Ces avancées concernent à la fois la proposition de nouveaux codes que la proposition de nouvelles architectures de décodage pour faire face aux contraintes de flexibilité et de montée en débit des nouveaux standards de télécommunication.

La journée sera composée d'exposés académiques et de présentations d'industriels.

La journée sera animée par une douzaine d'exposés et des discussions. Ces exposés seront regroupés dans trois sessions

Session 1 : les codes (10H00-12H15)

1) Iryna Andriyanova – Laboratoire ETIS / ENSEA

Titre: «Finite-Length Performance of Regular LDPC Code Ensembles over GF(2m)»

Résumé: In this talk we consider non-binary regular LDPC codes and discuss the approximation of their finite-length iterative performance in the simple case of the transmission over the binary erasure channel. We conjecture a scaling law for non-binary LDPC ensembles and present a method to compute its scaling parameter.

2) Valentin Savin - CEA LETI

Titre: «Extended binary image of non-binary LDPC codes, and decoding applications»

Résumé: We introduce the extended binary representation of a non-binary code, which can be seen as a particular covering graph of the bipartite graph representing the non-binary code. We show that there is a one-to-one correspondence between non-binary codewords and binary codewords of this covering graph that are further constrained by a simplex code (that is, bits lying over the same symbol-node of the non binary graph must form a codeword of a simplex code). This allows decoding the non-binary code by using its extended binary representation, and we show that, over general channel models, this leads to a decoding algorithm that is equivalent to the Fourier domain Sum-Product decoding. Moreover, in the particular case of the binary erasure channel (BEC), we show that the derived erasure decoding algorithm can be implemented in linear time with respect to both the code length and the cardinality of the non-binary alphabet.

3) Alexandre Graell I Amat – Laboratoire Lab-STICC / Télécom Bretagne

thème : les codes polaires

4) Claire Goursaud – Laboratoire CITI INRIA/ INSA Lyon

Titre: «Les codes fontaines»

Résumé: Le terme « codes fontaines » fait référence à une famille récente de codes correcteurs d’erreurs. Ces codes ont la particularité de fiabiliser les liens de transmission, et ceci, sans nécessiter la connaissance à priori d’informations sur le canal (contrairement aux FEC par exemple). Le but de cet exposé est de présenter le principe de fonctionnement des codes fontaines, leurs particularités, ainsi que leurs applications réalisées et envisagées.

Session 2 : la montée en débit des décodeurs (13H15-15H15)

5) Pierre Pénard – Orange Labs

Titre: «Standards et systèmes de communication: quelles contraintes sur les codes ?»

Résumé: Turbo Codes et codes LDPC ont progressivement intégré de nouvelles normes ces dernières années. Si les codes ont dans un premier temps imposés leurs contraintes aux systèmes (framing, latence, complexité), ceux-ci leur demandent en retour des performances toujours accrues, notamment en termes de débits. Cette présentation établira un tour d'horizon des nouveaux standards et systèmes de communication, avec leurs caractéristiques (débits cibles, tailles de blocs, etc...) qui devront être prises en compte lors de la spécification des codes.

6) Cédric Marchand – NXP

Titre: «A conflict free layered decoder for DVB-S2,T2,C2 standards»

Résumé: Layered decoders provide high parallelism, memory saving and fast convergence. The use of a layered decoder on DVB-S2,T2,C2 standards lead to memory conflicts due to the LDPC code structure. This problem is usually solved by using heavy patches. The solution proposed relies on matrix reordering and efficient sceduling keeping the layered decoder architecture efficiency.

7) Emmanuel Boutillon – Laboratoire Lab-STICC / Université de Bretagne Sud

Titre: «Architecture d'un décodeur LDPC non binaire sur GF(64)»

Résumé: dans cette présentation, nous aborderons une famille récente de code LDPC basé sur des contraintes de parité dans le corps de Galois non binaire (ici, GF(64)). Après avoir présenté les avantages de cette famille de codage (performance de décodage, association naturelle avec une modulation MAQ), nous présenterons l'architecture du décodeur (sur FPGA) réalisée dans le cadre du projet européen DaVinci. Cette architecture est basée sur une simplification de l'algorithme Extended Min Sum appelée "Bubble check".

8) Christophe Jégo – Laboratoire Lab-STICC / Télécom Bretagne

Titre: «Application du calcul stochastique au décodage des codes correcteurs d’erreurs»

Résumé: Les principes du calcul stochastique ont été posés dans les années 1960 pour permettre d'effectuer des opérations complexes à faible coût. Par exemple, si des probabilités doivent être traitées, chaque probabilité sera préalablement transformée en une séquence de Bernoulli dont la probabilité d'occurrence de '1' est égale à la probabilité à manipuler. Ces dernières années, des études ont été menées pour appliquer les principes du calcul stochastique au domaine des communications numériques et en particulier à la fonction de décodage des codes correcteurs d’erreurs. Cette présentation récapitule les résultats obtenus et les études actuelles.

Session 3 : décodeurs multi-standards (flexibilité) (15H30-16H30)

9) David Gnaelig –TurboConcept

Titre: «Optimisation des communications dans des turbo décodeurs haut-débit flexibles»

Résumé: L'implémentation de turbo-décodeurs à haut débit nécessite des unités de communication entre les unités de calculs et les unités de mémorisation. Dans le cadre de cette montée en débit des décodeurs, la présence de l'entrelaceur dans un turbocode réprésente un challenge pour la conception de tels unités de communications qui doivent être adaptées à cet entrelaceur. Si des solutions simples existent pour des entrelaceurs structurés tels que ceux définis dans des standards tel que le WiMAX ou le 3GPP LTE, le problème demeure pour l'implémentation de turbo décodeurs flexibles capables de supporter n'importe quel standard existant où à venir. Dans cette présentation nous nous focaliserons sur la solution suivie dans le cadre du projet ANR AFANA basée sur des réseaux sur puce (NoC pour Network on Chip). L'originalité de l'approche suivie réside dans l'optimisation du NoC en fonction de métriques internes du turbo-décodeur tel que par exemple les valeurs des informations extrinsèques qui transitent à travers le NoC.

10) Amer Baghdadi – Laboratoire Lab-STICC / Télécom Bretagne

Titre: «Architecture multi-ASIP pour turbo décodeur multi-standard»

Résumé: Plusieurs solutions de correction d'erreurs efficaces existent, chacune étant adaptée aux paramètres spécifiques d'une application (taille de trame, canal de transmission, rapport signal à bruit, bande-passante, etc). Cependant, d'un point de vue d'implémentation matérielle, seules des solutions hautement spécialisées sont disponibles, chacune supportant un seul code. Si l'on considère les applications naissantes multi-mode et multi-standard, ainsi que l'intérêt croissant pour la radio logicielle et la radio cognitive, la combinaison de plusieurs techniques de correction d'erreur devient incontournable. Cette présentation illustre les étapes de conception d’une architecture multi-ASIPs (Application-Specific Instruction-set Processor), intégrant un réseau sur puce, pour l’implémentation d’un turbo décodeur convolutif multi-standard.

Bilan et discussions (16H30-17H00)